സിലിക്കൺ കാർബൈഡ് (SiC) ചിപ്പുകളുടെ രൂപകൽപ്പനയും നിർമ്മാണവും അനാച്ഛാദനം ചെയ്യുന്നു: അടിസ്ഥാനകാര്യങ്ങൾ മുതൽ പ്രയോഗം വരെ

സിലിക്കൺ കാർബൈഡ് (SiC) MOSFET-കൾ ഉയർന്ന പ്രകടനമുള്ള പവർ സെമികണ്ടക്ടർ ഉപകരണങ്ങളാണ്, ഇവ ഇലക്ട്രിക് വാഹനങ്ങൾ, പുനരുപയോഗ ഊർജ്ജം മുതൽ വ്യാവസായിക ഓട്ടോമേഷൻ വരെയുള്ള വ്യവസായങ്ങളിൽ അത്യാവശ്യമായി മാറിയിരിക്കുന്നു. പരമ്പരാഗത സിലിക്കൺ (Si) MOSFET-കളുമായി താരതമ്യപ്പെടുത്തുമ്പോൾ, ഉയർന്ന താപനില, വോൾട്ടേജുകൾ, ഫ്രീക്വൻസികൾ എന്നിവയുൾപ്പെടെയുള്ള അങ്ങേയറ്റത്തെ സാഹചര്യങ്ങളിൽ SiC MOSFET-കൾ മികച്ച പ്രകടനം വാഗ്ദാനം ചെയ്യുന്നു. എന്നിരുന്നാലും, SiC ഉപകരണങ്ങളിൽ ഒപ്റ്റിമൽ പ്രകടനം കൈവരിക്കുന്നത് ഉയർന്ന നിലവാരമുള്ള സബ്‌സ്‌ട്രേറ്റുകളും എപ്പിറ്റാക്‌സിയൽ ലെയറുകളും നേടുന്നതിനപ്പുറം പോകുന്നു - ഇതിന് സൂക്ഷ്മമായ രൂപകൽപ്പനയും നൂതന നിർമ്മാണ പ്രക്രിയകളും ആവശ്യമാണ്. ഉയർന്ന പ്രകടനമുള്ള SiC MOSFET-കൾ പ്രാപ്തമാക്കുന്ന ഡിസൈൻ ഘടനയെയും നിർമ്മാണ പ്രക്രിയകളെയും കുറിച്ചുള്ള ആഴത്തിലുള്ള പര്യവേക്ഷണം ഈ ലേഖനം നൽകുന്നു.

1. ചിപ്പ് ഘടന രൂപകൽപ്പന: ഉയർന്ന കാര്യക്ഷമതയ്ക്കായി കൃത്യമായ ലേഔട്ട്

SiC MOSFET-കളുടെ രൂപകൽപ്പന ആരംഭിക്കുന്നത്SiC വേഫർ, എല്ലാ ഉപകരണ സവിശേഷതകൾക്കും അടിസ്ഥാനം ഇതാണ്. ഒരു സാധാരണ SiC MOSFET ചിപ്പിന്റെ ഉപരിതലത്തിൽ നിരവധി നിർണായക ഘടകങ്ങൾ അടങ്ങിയിരിക്കുന്നു, അവയിൽ ഇവ ഉൾപ്പെടുന്നു:

• സോഴ്‌സ് പാഡ്

• ഗേറ്റ് പാഡ്

• കെൽവിൻ സോഴ്‌സ് പാഡ്

ദിഎഡ്ജ് ടെർമിനേഷൻ റിംഗ്(അല്ലെങ്കിൽപ്രഷർ റിംഗ്) ചിപ്പിന്റെ ചുറ്റളവിൽ സ്ഥിതി ചെയ്യുന്ന മറ്റൊരു പ്രധാന സവിശേഷതയാണ്. ചിപ്പിന്റെ അരികുകളിലെ വൈദ്യുത മണ്ഡലത്തിന്റെ സാന്ദ്രത ലഘൂകരിക്കുന്നതിലൂടെ ഉപകരണത്തിന്റെ ബ്രേക്ക്ഡൗൺ വോൾട്ടേജ് മെച്ചപ്പെടുത്താൻ ഈ മോതിരം സഹായിക്കുന്നു, അതുവഴി ചോർച്ച പ്രവാഹങ്ങൾ തടയുകയും ഉപകരണത്തിന്റെ വിശ്വാസ്യത വർദ്ധിപ്പിക്കുകയും ചെയ്യുന്നു. സാധാരണയായി, എഡ്ജ് ടെർമിനേഷൻ റിംഗ് ഒരുജംഗ്ഷൻ ടെർമിനേഷൻ എക്സ്റ്റൻഷൻ (ജെടിഇ)ഘടന, ഇത് വൈദ്യുത മണ്ഡല വിതരണം ഒപ്റ്റിമൈസ് ചെയ്യുന്നതിനും MOSFET യുടെ ബ്രേക്ക്ഡൗൺ വോൾട്ടേജ് മെച്ചപ്പെടുത്തുന്നതിനും ആഴത്തിലുള്ള ഡോപ്പിംഗ് ഉപയോഗിക്കുന്നു.

2. സജീവ സെല്ലുകൾ: സ്വിച്ചിംഗ് പ്രകടനത്തിന്റെ കാമ്പ്

ദിസജീവ സെല്ലുകൾഒരു SiC-യിൽ, MOSFET കറന്റ് കണ്ടക്ഷനും സ്വിച്ചിംഗിനും ഉത്തരവാദികളാണ്. ഈ സെല്ലുകൾ സമാന്തരമായി ക്രമീകരിച്ചിരിക്കുന്നു, സെല്ലുകളുടെ എണ്ണം ഉപകരണത്തിന്റെ മൊത്തത്തിലുള്ള ഓൺ-റെസിസ്റ്റൻസിനെയും (Rds(on)) ഷോർട്ട് സർക്യൂട്ട് കറന്റ് ശേഷിയെയും നേരിട്ട് ബാധിക്കുന്നു. പ്രകടനം ഒപ്റ്റിമൈസ് ചെയ്യുന്നതിന്, സെല്ലുകൾ തമ്മിലുള്ള ദൂരം ("സെൽ പിച്ച്" എന്നറിയപ്പെടുന്നു) കുറയ്ക്കുന്നു, ഇത് മൊത്തത്തിലുള്ള കണ്ടക്ഷൻ കാര്യക്ഷമത മെച്ചപ്പെടുത്തുന്നു.

സജീവ കോശങ്ങൾ രണ്ട് പ്രാഥമിക ഘടനാ രൂപങ്ങളിൽ രൂപകൽപ്പന ചെയ്യാൻ കഴിയും:പ്ലാനർഒപ്പംകിടങ്ങ്ഘടനകൾ. ലളിതവും കൂടുതൽ വിശ്വസനീയവുമാണെങ്കിലും, സെൽ സ്‌പെയ്‌സിംഗ് കാരണം പ്ലാനർ ഘടനയ്ക്ക് പ്രകടനത്തിൽ പരിമിതികളുണ്ട്. ഇതിനു വിപരീതമായി, ട്രെഞ്ച് ഘടനകൾ ഉയർന്ന സാന്ദ്രത സെൽ ക്രമീകരണങ്ങൾ അനുവദിക്കുന്നു, ഇത് Rds(on) കുറയ്ക്കുകയും ഉയർന്ന കറന്റ് കൈകാര്യം ചെയ്യൽ പ്രാപ്തമാക്കുകയും ചെയ്യുന്നു. മികച്ച പ്രകടനം കാരണം ട്രെഞ്ച് ഘടനകൾ ജനപ്രീതി നേടുന്നുണ്ടെങ്കിലും, പ്ലാനർ ഘടനകൾ ഇപ്പോഴും ഉയർന്ന അളവിലുള്ള വിശ്വാസ്യത വാഗ്ദാനം ചെയ്യുന്നു, കൂടാതെ നിർദ്ദിഷ്ട ആപ്ലിക്കേഷനുകൾക്കായി ഒപ്റ്റിമൈസ് ചെയ്യുന്നത് തുടരുന്നു.

3. JTE ഘടന: വോൾട്ടേജ് ബ്ലോക്കിംഗ് മെച്ചപ്പെടുത്തുന്നു

ദിജംഗ്ഷൻ ടെർമിനേഷൻ എക്സ്റ്റൻഷൻ (ജെടിഇ)SiC MOSFET-കളിലെ ഒരു പ്രധാന ഡിസൈൻ സവിശേഷതയാണ് ഘടന. ചിപ്പിന്റെ അരികുകളിലെ വൈദ്യുത മണ്ഡല വിതരണം നിയന്ത്രിക്കുന്നതിലൂടെ JTE ഉപകരണത്തിന്റെ വോൾട്ടേജ്-തടയൽ ശേഷി മെച്ചപ്പെടുത്തുന്നു. ഉയർന്ന വൈദ്യുത മണ്ഡലങ്ങൾ പലപ്പോഴും കേന്ദ്രീകരിക്കപ്പെടുന്ന അരികിൽ അകാല തകർച്ച തടയുന്നതിന് ഇത് നിർണായകമാണ്.

ജെടിഇയുടെ ഫലപ്രാപ്തി നിരവധി ഘടകങ്ങളെ ആശ്രയിച്ചിരിക്കുന്നു:

• JTE മേഖല വീതിയും ഡോപ്പിംഗ് ലെവലും: JTE മേഖലയുടെ വീതിയും ഡോപന്റുകളുടെ സാന്ദ്രതയും ഉപകരണത്തിന്റെ അരികുകളിലെ വൈദ്യുത മണ്ഡല വിതരണം നിർണ്ണയിക്കുന്നു. വിശാലവും കൂടുതൽ ഡോപ്പ് ചെയ്തതുമായ JTE മേഖലയ്ക്ക് വൈദ്യുത മണ്ഡലം കുറയ്ക്കാനും ബ്രേക്ക്ഡൗൺ വോൾട്ടേജ് വർദ്ധിപ്പിക്കാനും കഴിയും.

• JTE കോൺ ആംഗിളും ആഴവും: JTE കോണിന്റെ കോണും ആഴവും വൈദ്യുത മണ്ഡല വിതരണത്തെ സ്വാധീനിക്കുകയും ആത്യന്തികമായി ബ്രേക്ക്ഡൗൺ വോൾട്ടേജിനെ ബാധിക്കുകയും ചെയ്യുന്നു. ചെറിയ കോൺ കോണും ആഴമേറിയ JTE മേഖലയും വൈദ്യുത മണ്ഡല ശക്തി കുറയ്ക്കാൻ സഹായിക്കുന്നു, അങ്ങനെ ഉയർന്ന വോൾട്ടേജുകളെ നേരിടാനുള്ള ഉപകരണത്തിന്റെ കഴിവ് മെച്ചപ്പെടുത്തുന്നു.

• ഉപരിതല പാസിവേഷൻ: ഉപരിതല ചോർച്ച പ്രവാഹങ്ങൾ കുറയ്ക്കുന്നതിലും ബ്രേക്ക്ഡൗൺ വോൾട്ടേജ് വർദ്ധിപ്പിക്കുന്നതിലും ഉപരിതല പാസിവേഷൻ പാളി ഒരു പ്രധാന പങ്ക് വഹിക്കുന്നു. നന്നായി ഒപ്റ്റിമൈസ് ചെയ്ത പാസിവേഷൻ പാളി ഉയർന്ന വോൾട്ടേജുകളിൽ പോലും ഉപകരണം വിശ്വസനീയമായി പ്രവർത്തിക്കുന്നുവെന്ന് ഉറപ്പാക്കുന്നു.

JTE രൂപകൽപ്പനയിൽ താപ മാനേജ്മെന്റ് മറ്റൊരു നിർണായക പരിഗണനയാണ്. SiC MOSFET-കൾക്ക് അവയുടെ സിലിക്കൺ എതിരാളികളേക്കാൾ ഉയർന്ന താപനിലയിൽ പ്രവർത്തിക്കാൻ കഴിയും, എന്നാൽ അമിതമായ ചൂട് ഉപകരണ പ്രകടനത്തെയും വിശ്വാസ്യതയെയും മോശമാക്കും. തൽഫലമായി, താപ വിസർജ്ജനം, താപ സമ്മർദ്ദം കുറയ്ക്കൽ എന്നിവ ഉൾപ്പെടെയുള്ള താപ രൂപകൽപ്പന ദീർഘകാല ഉപകരണ സ്ഥിരത ഉറപ്പാക്കുന്നതിൽ നിർണായകമാണ്.

4. സ്വിച്ചിംഗ് നഷ്ടങ്ങളും കണ്ടക്ഷൻ പ്രതിരോധവും: പ്രകടന ഒപ്റ്റിമൈസേഷൻ

SiC MOSFET-കളിൽ,ചാലക പ്രതിരോധം(റൂട്ടുകൾ ഓൺ)) കൂടാതെസ്വിച്ചിംഗ് നഷ്ടങ്ങൾമൊത്തത്തിലുള്ള കാര്യക്ഷമത നിർണ്ണയിക്കുന്ന രണ്ട് പ്രധാന ഘടകങ്ങളാണ്. Rds(on) കറന്റ് കണ്ടക്ഷന്റെ കാര്യക്ഷമതയെ നിയന്ത്രിക്കുമ്പോൾ, ഓൺ, ഓഫ് സ്റ്റേറ്റുകൾക്കിടയിലുള്ള പരിവർത്തന സമയത്ത് സ്വിച്ചിംഗ് നഷ്ടങ്ങൾ സംഭവിക്കുന്നു, ഇത് താപ ഉൽപാദനത്തിനും ഊർജ്ജ നഷ്ടത്തിനും കാരണമാകുന്നു.

ഈ പാരാമീറ്ററുകൾ ഒപ്റ്റിമൈസ് ചെയ്യുന്നതിന്, നിരവധി ഡിസൈൻ ഘടകങ്ങൾ പരിഗണിക്കേണ്ടതുണ്ട്:

• സെൽ പിച്ച്: പിച്ച്, അല്ലെങ്കിൽ സജീവ സെല്ലുകൾക്കിടയിലുള്ള അകലം, Rds(on) ഉം സ്വിച്ചിംഗ് വേഗതയും നിർണ്ണയിക്കുന്നതിൽ ഒരു പ്രധാന പങ്ക് വഹിക്കുന്നു. പിച്ച് കുറയ്ക്കുന്നത് ഉയർന്ന സെൽ സാന്ദ്രതയ്ക്കും കുറഞ്ഞ ചാലക പ്രതിരോധത്തിനും അനുവദിക്കുന്നു, എന്നാൽ അമിതമായ ചോർച്ച പ്രവാഹങ്ങൾ ഒഴിവാക്കാൻ പിച്ച് വലുപ്പവും ഗേറ്റ് വിശ്വാസ്യതയും തമ്മിലുള്ള ബന്ധവും സന്തുലിതമാക്കണം.

• ഗേറ്റ് ഓക്സൈഡ് കനം: ഗേറ്റ് ഓക്സൈഡ് പാളിയുടെ കനം ഗേറ്റ് കപ്പാസിറ്റൻസിനെ ബാധിക്കുന്നു, ഇത് സ്വിച്ചിംഗ് വേഗതയെയും Rds(ഓൺ)നെയും സ്വാധീനിക്കുന്നു. കനം കുറഞ്ഞ ഗേറ്റ് ഓക്സൈഡ് സ്വിച്ചിംഗ് വേഗത വർദ്ധിപ്പിക്കുന്നു, പക്ഷേ ഗേറ്റ് ചോർച്ചയുടെ അപകടസാധ്യതയും വർദ്ധിപ്പിക്കുന്നു. അതിനാൽ, വേഗതയും വിശ്വാസ്യതയും സന്തുലിതമാക്കുന്നതിന് ഒപ്റ്റിമൽ ഗേറ്റ് ഓക്സൈഡ് കനം കണ്ടെത്തേണ്ടത് അത്യാവശ്യമാണ്.

• ഗേറ്റ് പ്രതിരോധം: ഗേറ്റ് മെറ്റീരിയലിന്റെ പ്രതിരോധം സ്വിച്ചിംഗ് വേഗതയെയും മൊത്തത്തിലുള്ള ചാലക പ്രതിരോധത്തെയും ബാധിക്കുന്നു. സംയോജിപ്പിക്കുന്നതിലൂടെഗേറ്റ് പ്രതിരോധംചിപ്പിലേക്ക് നേരിട്ട് ചേർക്കുമ്പോൾ, മൊഡ്യൂൾ ഡിസൈൻ കൂടുതൽ കാര്യക്ഷമമാകുന്നു, പാക്കേജിംഗ് പ്രക്രിയയിലെ സങ്കീർണ്ണതയും സാധ്യതയുള്ള പരാജയ പോയിന്റുകളും കുറയ്ക്കുന്നു.

5. ഇന്റഗ്രേറ്റഡ് ഗേറ്റ് റെസിസ്റ്റൻസ്: മൊഡ്യൂൾ ഡിസൈൻ ലളിതമാക്കുന്നു

ചില SiC MOSFET ഡിസൈനുകളിൽ,സംയോജിത ഗേറ്റ് പ്രതിരോധംഉപയോഗിക്കുന്നു, ഇത് മൊഡ്യൂൾ രൂപകൽപ്പനയും നിർമ്മാണ പ്രക്രിയയും ലളിതമാക്കുന്നു. ബാഹ്യ ഗേറ്റ് റെസിസ്റ്ററുകളുടെ ആവശ്യകത ഇല്ലാതാക്കുന്നതിലൂടെ, ഈ സമീപനം ആവശ്യമായ ഘടകങ്ങളുടെ എണ്ണം കുറയ്ക്കുകയും നിർമ്മാണ ചെലവ് കുറയ്ക്കുകയും മൊഡ്യൂളിന്റെ വിശ്വാസ്യത മെച്ചപ്പെടുത്തുകയും ചെയ്യുന്നു.

ഗേറ്റ് പ്രതിരോധം നേരിട്ട് ചിപ്പിൽ ഉൾപ്പെടുത്തുന്നത് നിരവധി ഗുണങ്ങൾ നൽകുന്നു:

• ലളിതമാക്കിയ മൊഡ്യൂൾ അസംബ്ലി: സംയോജിത ഗേറ്റ് പ്രതിരോധം വയറിംഗ് പ്രക്രിയയെ ലളിതമാക്കുകയും പരാജയ സാധ്യത കുറയ്ക്കുകയും ചെയ്യുന്നു.

• ചെലവ് കുറയ്ക്കൽ: ബാഹ്യ ഘടകങ്ങൾ ഒഴിവാക്കുന്നത് വസ്തുക്കളുടെ ബില്ലും (BOM) മൊത്തത്തിലുള്ള നിർമ്മാണ ചെലവും കുറയ്ക്കുന്നു.

• മെച്ചപ്പെടുത്തിയ പാക്കേജിംഗ് വഴക്കം: ഗേറ്റ് റെസിസ്റ്റൻസിന്റെ സംയോജനം കൂടുതൽ ഒതുക്കമുള്ളതും കാര്യക്ഷമവുമായ മൊഡ്യൂൾ ഡിസൈനുകൾ അനുവദിക്കുന്നു, ഇത് അന്തിമ പാക്കേജിംഗിൽ മെച്ചപ്പെട്ട സ്ഥല വിനിയോഗത്തിലേക്ക് നയിക്കുന്നു.

6. ഉപസംഹാരം: നൂതന ഉപകരണങ്ങൾക്കായുള്ള സങ്കീർണ്ണമായ ഒരു ഡിസൈൻ പ്രക്രിയ.

SiC MOSFET-കളുടെ രൂപകൽപ്പനയും നിർമ്മാണവും നിരവധി ഡിസൈൻ പാരാമീറ്ററുകളുടെയും നിർമ്മാണ പ്രക്രിയകളുടെയും സങ്കീർണ്ണമായ ഇടപെടൽ ഉൾക്കൊള്ളുന്നു. ചിപ്പ് ലേഔട്ട്, സജീവ സെൽ ഡിസൈൻ, JTE ഘടനകൾ എന്നിവ ഒപ്റ്റിമൈസ് ചെയ്യുന്നത് മുതൽ ചാലക പ്രതിരോധവും സ്വിച്ചിംഗ് നഷ്ടങ്ങളും കുറയ്ക്കുന്നത് വരെ, സാധ്യമായ ഏറ്റവും മികച്ച പ്രകടനം കൈവരിക്കുന്നതിന് ഉപകരണത്തിന്റെ ഓരോ ഘടകവും സൂക്ഷ്മമായി ട്യൂൺ ചെയ്യണം.

ഡിസൈൻ, നിർമ്മാണ സാങ്കേതികവിദ്യകളിലെ തുടർച്ചയായ പുരോഗതിയോടെ, SiC MOSFET-കൾ കൂടുതൽ കാര്യക്ഷമവും വിശ്വസനീയവും ചെലവ് കുറഞ്ഞതുമായി മാറിക്കൊണ്ടിരിക്കുന്നു. ഉയർന്ന പ്രകടനവും ഊർജ്ജക്ഷമതയുള്ളതുമായ ഉപകരണങ്ങളുടെ ആവശ്യം വർദ്ധിക്കുന്നതിനനുസരിച്ച്, ഇലക്ട്രിക് വാഹനങ്ങൾ മുതൽ പുനരുപയോഗ ഊർജ്ജ ഗ്രിഡുകൾ വരെയും അതിനപ്പുറവും അടുത്ത തലമുറയിലെ ഇലക്ട്രിക്കൽ സംവിധാനങ്ങളെ ശക്തിപ്പെടുത്തുന്നതിൽ SiC MOSFET-കൾ ഒരു പ്രധാന പങ്ക് വഹിക്കാൻ ഒരുങ്ങിയിരിക്കുന്നു.